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相關標簽: FPGA Verilog 時序
《Verilog HDL設計與實戰》分為四個部分:ModelSim仿真工具與QuartusⅡ開發工具的基本操作、VerilogHDL的語法介紹、FPGA實例設計和基于Qsys的NiosⅡ實例設計。首先介紹QuartusII的基本操作,包括工程的新建、代碼的編輯、原理圖的設計、VerilogHDL的代碼設計、基于QuartusⅡ和ModelSim的波形仿真及FPGA配置文件的下載等與FPGA設計有關的基本操作。之后配合VerilogHDL程序實例以VerilogHDL知識點的方式逐個介紹它的基本語法。然后,以實例為切入點,從簡單到復雜,介紹組合電路的建模、時序電路的建模和綜合實例的設計。
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