課程介紹
相關標簽: FPGA VHDL EDA Verilog
集成電路是現代電子系統里必不可少的組成部分之一。數字集成電路的設計過程包括前端設計和后端設計。在前端設計階段,在完成數字系統架構和算法設計的基礎上,主要進行寄存器傳輸轉換級(Register Transfer Level, RTL)代碼設計,邏輯綜合生成門級網表;后端設計包含版圖布局規劃、標準磚單元放置和布線、版圖生成與檢查等。
本課程介紹了 IC設計流程及設計方法、VHDL及Verilog語言的基本知識、仿真工具、綜合的基本概念及工具使用。
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